CN1180133C - 应用调制电场在小深孔中的金属电淀积法 - Google Patents

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Abstract

借助把基片和反电极浸入到要电镀的金属电镀槽内，并在电极之间通过调制换向电流而将一层金属电镀到导电基片上，该基片有一般光滑的表面在其上带有小的深孔，深孔的横向尺寸不大于大约350微米，一般从大约5微米到大约350微米。上述电流包含相对于所述基片的阴极脉冲和相对于所述基片的阳极脉冲。阴极脉冲有小于大约50%的工作循环而所述阳极脉冲则有大于大约50%的工作循环，阴极脉冲对阳极脉冲的电荷传送比为大于一，而所述脉冲的频率范围大约从10赫兹到大约12000赫兹。

Description

应用调制电场在小深孔中的金属电淀积法
                     有关申请案介绍
本申请是1998年10月14日申请的申请号为09/172,299号和1999年1月29日申请的申请号为09/239,811号两共同未决申请的部分继续申请。
                     发明的由来
前导于本发明的试验性工作部分地是由美国空军材料指挥合同第F33615-98-C-1273号为其提供资金的。
                     发明的背景技术
本发明的领域
本发明涉及金属的电淀积法，更准确地说，涉及将金属电镀到基片表面上的小或微细深孔内并在基片上形成电镀的金属均匀层的电淀积法。
现有技术的简要说明
像计算机，蜂窝式电话，电子娱乐装置，以及诸如此类的电子设备过去是藉助在电路板上安装元件而制成，在这类电路板上有导电线条来互连接这些元件。
在上述电子装备的大量生产中，技术和经济的发展已促使该工业趋向愈来愈小的设备，包含元件数量日益增多的方向发展。在半导体器材的层级上已生产出在单个半导体芯片上的更大规模集成电路(VLSI)，包含在单面多达几百万晶体管而却不大于数毫米的芯片。按照惯例这类芯片已被包装或封装在小模块中，这类模块有供互连接芯片的外接线。上述互连接按常规已由电路板予以提供，电路板有借助通常所说的“印制导线”技术制备的电导线，该“印制导线”技术则涉及掩膜、浸蚀和导电金属(通常为铜)的电镀，从而提供芯片模块之间或设计用来固定这类模块的插座之间的互连接。这类″印制线路板″(PWB)一般已被用于互连接通用尺寸的芯片。芯片或插座线脚装配到穿透印制线路板的小孔中而被安装在板面上。上述小孔一般镀衬一层薄铜，它是与印制线路板表面上的铜线条结合成整体的。芯片或插座的线脚被钎焊到镀衬在小孔内的铜层上，并由此通过铜线条进行互连接。上述印制线路板可以有多于一层的铜线条。不同层面中线条之间的连接也借助穿通印制线路板的镀铜小孔予以提供，上述小孔就是通常所说的金属化孔(PTHs)。
在上述小孔中的铜衬一般是用电解方法实施的，首先放置一薄层不带电的铜以提供一种电连续性，然后电镀几十到上百微米厚度的铜以提供连接层。在PWBs中的小孔其直径一般至少为300-325微米。由于在深孔中用电解方法淀积金属方面存在的众所周知的问题，必须采用特殊的技术以确保在小孔中淀积均匀的导电金属层。因此，已经应用通用技术来增强电镀系统的“深孔镀能力”，例如对电镀槽的搅拌，添加某种化学化合物到电镀槽内，和/或采用脉冲电流电镀。
虽然，通用技术曾普遍地应用于像电视接收机、个人计算机、以及诸如此类的电子设备那样尺寸的PWBs的制作中，通常曾经取得过成功，但是，像蜂窝式电话、更加先进的计算机、以及诸如趋向于愈来愈小的装备，已导致在多芯片模块(MCMs)中使芯片更紧靠在一起安装的必要性。代替线脚伸入线路板中的小孔，上述MCMs常常在模块的主表面上仅靠金属化定位孔来提供互连接。将半导体器件或芯片相对地紧靠一起安插在各模块上互连的诸焊点处钻有小孔的基片上。在这种印制线路板中的小孔一般比那些通用的PWBs中的小孔有更小的直径，而且其直径范围从大约25微米到大约250微米。这类小孔同时还有效地是盲孔，因为已经将半导体器件安装到底板上，并且导电体淀积工序给半导体器件上的线脚焊点提供电接触以及器件之间互连接。应用紧靠一起安装的小芯片和借助于在小孔中淀积导电体的互连接称为高密度互连接(HDI)工艺。在代表PWBs最初三代的单面，双面和多层之中，高密度PWBs也被称为第四代PWB。上述新工艺的另外的名称包括加厚(build up)底板和微通孔(micro via)底板。
在HDI中所应用的把导电金属淀积到小的盲孔或通孔的淀积法已存在许多问题。常规的金属化过程，例如化学汽相沉积法或物理蒸汽沉积法或无电镀法，都是缓慢而昂贵的。应用常规方法电镀到小盲孔内未能在小孔中提供可靠的导电金属层，以确保芯片可靠的互连接。特别是常规的电镀技术趋向于在小孔的顶部角边处或入口处淀积过量的金属。这样的淀积侵占了小孔的开口并阻碍小孔下面部分的淀积。它们甚至可以完全堵塞孔口导致使通孔或互连接无效。另外，在某些情况下，最好能获得一种保形的镀层，这也受到通孔的孔口处机械因素(dogboning)的不利影响。而且，在镀槽中的化学添加剂可导致在镀槽内的金属淀积中衍生出不纯的杂质。上述问题可能导致接合处有一高电阻并使接头机械脆化而在使用中不可靠。此外，应用非常规的电镀技术，例如一般和化学添加剂相结合的脉冲电流电镀，则要依赖于已在传统的PWB应用例如325微米和较大的PTHs中开发成功的波形参数。这些波形通常用长的阴极工作循环和短的阳极工作循环操作的。这种方法已引出在常规的电镀中所遇到的类似的问题，随着在通孔的孔口处有过量金属淀积致使互连接无效，或在基片的表面上有过量的金属淀积。除以上所述的问题之外，像这样的在通孔内或在通孔与基片之间的不均匀的金属化，导致与过量金属有关的过多的处理时间和成本消耗。
在大量生产本身就是安装在线路板上并借助导电线条进行互连接的半导体器件中，也遇到有关金属导电体淀积的类似问题。
半导体器件的制造业，特别是更大规模集成电路(VLSI)以及超大规模集成电路(ULSI)芯片，受技术和经济条件的推动，趋向于生产在单一半导体芯片或晶片上包含更大数量的晶体管和有关电路的器件。为清楚起见，VLSI是指包括VLSI和ULSI两种芯片。当今所制造的最复杂的芯片，在单面不大于数毫米的半导体芯片上有几百万个晶体管。在这种芯片中晶体管之间的电互连接是由导电金属的精细导线提供的，该精细导线在芯片本体中水平地和垂直地构成伸展的电路。通常，这些电接头是用铝制成的，它能够通过汽相沉积技术予以沉积，例如，物理蒸汽沉积法(PVD)和化学汽相沉积法(CVD)。然而，随着晶体管的尺寸已缩小到亚微米范围内，接头的截面积已相应缩小而接头的电阻却随之增大。为了降低接头的电阻，在包含亚微米尺寸器件的VLSI电路中，把铜用作连接材料从此受到欢迎。
此外，在器件之间互连接尺寸已缩小的情况下，就变得想要应用有很大高宽比的导体。当借助镶嵌工艺制备VLSI器件时，就需要将导电金属淀积到在绝缘材料层中形成的沟槽中，已发现借助PVD或CVD在有很大高宽比的沟槽中很难于取得无气孔的金属淀积。
已经作过各种尝试想通过电镀把铜导体淀积到镶嵌处理的表面的沟槽内。然而，业已证明在很大高宽比的沟槽中难于制备无气孔的，以及不夹杂的淀积。而且，想要把铜电镀到镶嵌处理的表面的沟槽内，需要在晶片的整个表面上淀积相对比较厚的铜层。然后过量的铜必须用化学-机械抛光(CMP)除去，这是一项费时的工艺，该工艺还会产生相当数量的废粘液，这些废粘液需要小心而昂贵的处理工序。
已将电镀用于在大的半导体晶片的表面上淀积一层薄铜，准备再借助通常的掩膜和浸蚀方法用以形成电互连。然而，因为电镀方法趋向于会在晶片的边缘淀积过量的金属，所以已证明难于制备完全均匀的铜层。曾经用辅助电极围绕晶片的边缘，目的是提供一个均匀的电场，例如正如在授与Yee等人的美国专利第5,135,636号中所公开的。然而上述方法需要外加设备而且明显地浪费铜料。
因此，继续迫需一种能以受控和有效的方式，在基片上的小的或细微的槽内淀积金属的方法。特别是，继续迫需一种把金属导体，尤其是铜，淀积到小槽内的方法，上述小槽指的是，例如用于多芯片模块以及诸如高密度互连的盲孔和在半导体晶片上的镶嵌的沟槽，以及在最小需要的后续平面化的情况下，在半导体晶片的整个表面上用以淀积一层薄而均匀的像铜那样的金属的方法。像微型机械(MEMS)之类其它微技术的制造，也需要继之以平面化的小特征的金属化。
                           发明的概括说明
借助本发明的方法可使金属连续导电层电淀积到小盲孔和通孔中所遇到的问题得以减少，其中将金属分别地淀积在基片上从而提供一镀层，它环衬或积满小盲孔和/或细槽，而不会在或靠近基片表面诸如突出部和边缘处的隆起部分有过量的金属淀积。上述局部性淀积是通过一种工艺来完成的，其中，把有盲孔、刻线、沟槽或其它小或微细深孔，而其中至少一个横向尺寸是不大于大约350微米的导电基片，浸入电镀槽内，该槽内包含准备淀积到所述深孔中的金属离子，并配备适当的反电极，以及使调制换向电流通过镀槽，上述电流有相对于基片的阴极脉冲和相对于基片的阳极脉冲，阴极脉冲有短的工作循环而阳极脉冲则有长的工作循环，阴极脉冲对阳极脉冲的电荷传送比为大于1，或者当考虑到阴极和阳极处理的电流效应时实际上大于1，而脉冲的频率范围大约从10赫兹到大约12千赫兹。
因此，本发明的一个目的是提供一种用以将金属淀积在基片上的电化学方法。
再一个目的是提供一种在表面上有小或微细深孔的基片上局部金属电淀积的方法。
本发明的再一个目的是提供一种或通过积满或通过保形镀层，用以把金属淀积到基片中的小盲孔内的电化学方法。
再一个目的是提供一种从电解槽将金属淀积在有深孔的基片上的方法，以便在基片的表面和深孔的底部之间提供可靠的电连接。
再一个目的是提供一种在基片表面上的小深孔内形成无气孔金属淀积的方法。
再一个目的是提供一种用电淀积金属到基片表面上的小深孔内，而在基片的表面上没有过量金属淀积的方法。
再一个目的是提供一种从电解槽将金属淀积在基片上，却阻止在基片的边角和突出部有过量淀积的方法。
根据以下对本发明的说明，本发明的另外一些目的将显而易见。
                          附图的简短说明
图1说明关于本发明的方法中的调制换向电流的波形。
图2A说明关于有一微粗糙表面的电镀基片表面粗糙度的能斯特扩散层厚度。
图2B说明关于有一宏粗糙表面的电镀基片表面粗糙度的能斯特扩散层厚度。
图2C说明关于有小的深孔、深孔的横向尺寸大约为5微米到大约350微米而且有从大约0.5到5高宽比的基片的能斯特扩散层厚度。
图3A是一镶嵌处理的基片的剖面图，该基片有淀积在半导体基片上的绝缘材料层中形成的沟槽或凹陷。
图3B是图2的基片在通过阴极脉冲金属淀积以后的示意图。
图3C是图3A和3B的基片在用阳极脉冲进一步处理以后的示意图。
图3D是图3A的基片在连续通过阴极和阳极脉冲处理以后，示出在镶嵌沟槽内金属优先淀积的示意图。
图3E是图3A-3D的电镀基片在镶嵌沟槽已被积满金属以后，示出已积满的沟槽和金属薄表面层的剖面图。
图3F是图3E的电镀基片在进行处理除去金属薄表面层以后的剖面图。
图4A是为了要在其表面上电淀积一层薄而均匀的金属层而制备的半导体晶片的剖面图。
图4B显示图4A半导体晶片的一个边缘，该边缘在图4A中由圆圈4B予以标明，图中以视图放大的形式，示出在通过阴极脉冲金属淀积以后，在晶片的边缘处金属淀积的过量厚度有一超常很多的垂直尺寸。
图4C显示图4B晶片边缘的边缘部分，示出在紧接着的阳极脉冲处理以后，以大大超常的垂直尺寸的形式除去靠近晶片边缘的过量金属。
图4D显示图4A-4C的晶片的边缘部分，在连续通过阴极和阳极脉冲处理以后，示出薄而均匀的金属层以一般恒等厚度伸展到晶片的边缘。
图5A说明多芯片模块的示意剖面图，图中示出通过用本发明的处理方法制备的通孔，一模块与另一模块间的连接。
图5B说明有多于一层互连接层的多芯片模块的示意剖面图，图中示出用本发明的处理方法制备的叠层通孔的组成。
图6是在黄铜基片上用直流，电镀紫铜的102微米直径小孔断面的显微照相。
图7是在黄铜基片上用脉冲电流，电镀紫铜的102微米直径小孔断面的显微照相。
图8是在黄铜基片上用调制换向电场，以比较低的频率98.13赫兹，用长的阴极工作循环和短的阳极工作循环，电镀紫铜的102微米直径小孔断面的显微照相。
图9是在黄铜基片上用调制换向电场，以比较高的频率2618赫兹，用长的阴极工作循环和短的阳极工作循环，电镀紫铜的102微米直径小孔断面的显微照相。
图10是在黄铜基片上电镀紫铜的102微米直径小孔断面的显微照相，是用调制换向电场，在一时间周期内以比较高的频率3413赫兹，用短的阴极工作循环和长的阳极工作循环，在基片的表面和小孔的内表面镀一层薄而连续的铜层。
图11是在黄铜基片上电镀紫铜的102微米直径小孔断面的显微照相，是用调制换向电场，在一时间周期内以比较高的频率3413赫兹，用短的阴极工作循环和长的阳极工作循环，在基片的表面上镀一层薄而连续的铜层并积满小孔的内部。
图12是按照实例7，用铜的电淀积法积满硅晶片表面上沟槽的断面的显微照相。
图13是按照实例8，用铜的电淀积法积满硅晶片表面上沟槽的断面的显微照相。
图14是按照实例9，用铜的电淀积法积满硅晶片表面上沟槽的断面的显微照相。
图15是按照实例10，用铜的电淀积法积满硅晶片表面上沟槽的断面的显微照相。
图16是按照实例11，用铜的电淀积法积满硅晶片表面上沟槽的断面的显微照相。
图17是按照实例12，用铜的电淀积法积满硅晶片表面上沟槽的断面的显微照相。
               本发明和最佳实施例的详细说明
电淀积在导电基片上的金属分布，是由电流密度的局部变化来确定的。在电镀槽中主电流的分布则是由电极的几何形状加以确定的。一般，主电流密度与阴极和阳极之间沿着电流在其间流动路线的距离成反比。
当最初将电压加到电镀槽时，在溶液中与阴极接触的金属离子被淀积在阴极上，同时在邻近溶液中的离子浓度减小。因此，浓度梯度是靠近阴极建立的，而金属离子相应地从相对高浓度的大量溶液区向靠近阴极的消耗区扩散。该消耗的和可变金属离子浓度层就是能斯特扩散层。在直流电镀中，上述能斯特扩散层将迅速达到一稳态厚度，该稳态厚度是由电流密度和电镀槽的搅拌度确定的，该搅拌度引起大量电解液相对于电极的相对运动(在图2A，2B，2C中的δN，DC)。电镀槽中电解液的搅拌愈剧烈，上述能斯特扩散层就将愈薄。然而，即使在大量电解液与电极之间有非常剧烈的相对运动，例如，在采用旋转盘式电极的情况下，能斯特扩散层的厚度仍将相当于几个微米。
一般说来，基片表面将不会是完全光滑的。假如表面粗糙度，即，其中峰和谷的尺寸，与能斯特扩散层的厚度δN，DC相比是大的(″宏粗糙″表面)，则该层趋向于仿照如图2B所示的表面粗糙度。在这类情况下，决定主电流分布的电场，在粗糙不平的峰尖处要比在谷底中更大些。因此，电化学的还原，即，金属的淀积，将优先地在尖峰处发生。在电解液中流动的电流将在宏粗糙表面的低凹处建立比在峰尖处稍微大些的超电势，这将趋向于提供仍会有利于在峰尖处的金属淀积的二次电流分布，不过或许不如主电流分布那么多。
图2B表明，在宏粗糙表面上，能斯特扩散层跟踪表面粗糙不平的轮廓线。因此，电淀积金属的分布，并不会由于微粗糙度引起的电流分布方面的微小变化而受到很大的影响，同微粗糙表面基片的情况一样，正如图2A中所说明和以下述及的。因此，宏粗糙表面的峰和谷上金属淀积的厚度，主要取决于主电流和二次电流分布。
在工业对象的常规电镀中，任何表面特征的尺寸就能斯特扩散层的厚度而论都是大的。这种关系甚至扩展到像印制电路板那样比较小的制品，在那里最小的特征，例如，通孔，一般其尺寸约为250-375微米。
在表面特征显著地比能斯特扩散层更小的基片进行电镀的情况下，例如半导体晶片，在用直流(DC)进行电镀时，扩散层如图2A中所说明的，并不跟踪表面的微小峰和谷。就这种“微粗糙”表面而言，一旦建立起扩散层，电流分布也将有利于粗糙的峰尖处的金属淀积，因为金属离子的浓度正是由它们从体相的扩散率所决定的，所以将趋向于在峰尖处会稍微大一些。上述电流分布通常称为三次电流分布。
当基片有比较光滑的表面，基片中有横向尺寸在大约5微米到大约350微米幅度内的沟槽或小孔时，则能斯特扩散层对表面型面的关系就更为复杂，同时关于电化学淀积的变化过程的预测也就更加困难。在图2C中说明这样一种表面。因为深孔的横向尺寸，例如，小孔的直径，是与在常规电镀槽的搅拌和直流电镀的条件下能斯特扩散层的厚度大小相类似的，所以深孔的整个内面流体是进不去的并处于扩散层之内。显然，把金属离子传送到深孔内的扩散距离比传送金属离子通过较薄的扩散层靠近表面要大得多。在这些情况下，有关在深孔内用以产生良好金属淀积的最佳条件的预测是困难的。
在半导体晶片上所述表面特征一般小于大约5微米。这些表面特征由于在晶片制备中所采用的切割和抛光处理后多半残留粗糙痕迹。在现行制造的镶嵌处理的半导体晶片上可能有横向尺寸的幅度从小于大约5微米到小于1微米，例如，降到0.25微米，0.18微米，或更小的沟槽和通孔。这样尺寸的表面特征都显著地小于在任何实际制造条件下的能斯特扩散层厚度。因此，不管是在未经处理的晶片中遇到的还是精密地在制造VLSI芯片的过程中，半导体表面可被考虑为微粗糙。
在直流电镀中，通常通过把某些化学物加到电镀槽内用以改进其“深镀能力”，以抑制金属被优先地淀积在表面粗糙不平的峰尖处的可能性。这些添加剂有助于产生平坦的金属镀层。然而，通常已把用这种添加剂的经验限制在电镀宏粗糙基片上，而且它们的操作模式还没被完全了解。用这些添加剂只取极小的量，同时不同的应用场合一般要用不同的配方。因此，无法预测这种添加剂用在小深孔内产生均匀金属淀积的效力，并且期待在这样的条件下，适用于提高深镀能力的添加剂的开发需要多方面的实验。此外，因为取用极小浓度的添加剂，所以添加剂浓度的测量和控制或补充存在着相当的困难。最终，添加剂可能被夹附在金属淀积内。这种夹杂物可导致增大电阻和品质控制方面的种种问题。在本发明的处理方法中并不排除常规电镀槽添加剂的应用，但是宁愿尽可能减少它们的应用以避免上文指出的种种问题。
超过用直流电镀和常规镀槽添加剂所取得的对镀层淀积的改进控制是可能的，因为通过应用调制电场也能够控制金属的淀积。正如在授予泰勒等人的美国专利第5,599,437号中所说明的，该专利公开的全部内容在本文中结合作为参考文献，用一脉冲电场通过电镀槽产生相应的脉冲电流，在微粗糙基片的整个表面上形成更加均匀的金属淀积。一般说来，阴极脉冲愈短，则电淀积将更加均匀，因为金属离子的浓度直接紧靠基片表面的所有部分，将更加贴近地达到电解液中的初始体相浓度。当用脉冲电流时，使上述增大电解液浓度的均匀性和能斯特扩散层较薄的平均厚度(图2A，2B和2C中的δN，PC)相联系。脉冲持续时间愈长，能斯特扩散层就将愈厚，同时电流分布也愈多，而且镀层金属的相应分布将达到直流电镀的电流和金属淀积图形特征。此外，为了增大三次电流分布的控制度，需要高的阴极峰值电流。
在宏粗糙表面(图2B)的情况下，较薄的脉冲电流(PC)扩散层与通过直流电解所产生的扩散层并没有质的差别；两者通常都与基片表面的粗糙度一致。在这种情况下，正如由Ibl所建议的(Ibl，N.，1981，在第二次国际脉冲电镀专题学术讨论会会志中，美国电镀工作者和表面抛光工作者协会(AESP)，Winter Park佛罗里达)，主电流分布将占优势而上述镀层通常将比直流镀层有较小的均匀性。然而，就微粗糙表面而言，随着脉冲变得较长时，能斯特扩散层相对于微粗糙度就变得比较更厚些。因此，金属的分布将变成更像由直流电镀所产生的那样，即，金属优先淀积在微粗糙度的峰尖处或凸出部位。
相反地，假如有小深孔的微粗糙金属表面，在应用直流的电解液槽中做成阳极，则三次电流分布将有利于从表面除去金属，胜过从表面内小深孔中除去金属。在这事例中同样地，短脉冲有助于均匀地或保形地从包括深孔的整体表面上除去金属。然而，较长的阳极脉冲将有助于达到用直流电解观察到的非均匀金属消除，而且优先地从表面而不是从深孔本身除去金属。由于比较长的阳极工作循环需要比较小的阳极峰值电流，以便保持净阴极处理，所以这也可能使对阳极处理的大部分来说主电流分布控制将是有效的。另外，在主电流分布控制的情况下，优先地从表面而不是从深孔本身除去金属。
按照本发明，有比较光滑表面的基片，在基片中有一些小的深孔，其横向尺寸的幅度从大约5微米到大约350微米，可以应用连续施加阴极和阳极脉冲的调制电场，对该基片电镀一层金属，所述金属层跟随表面和深孔的轮廓线或积满深孔，而不会在基片的表面上淀积过量的金属。应用比较短的阴极脉冲有利于在基片的外表面和深孔的内表面上均匀淀积金属。应用比较长的阳极脉冲后继比较短的阴极脉冲，这有利于优先地从表面除去金属。更可取的是，上述比较长的阳极脉冲被频繁地散布于比较短的阴极脉冲之间，而且甚至可与短阴极脉冲交替。
在上述PC条件下，有正如图2C所示出的表面轮廓线，能斯特扩散层与表面轮廓线相符的程度是难于预测的。因此，就PC而言能斯特扩散层在图2C中并未予以表明。然而，如上所述，短的阴极脉冲有助于减少能斯特扩散层的厚度。因此，原则上短阴极脉冲能够导致所述扩散层紧密地跟随表面轮廓线，由此金属的淀积仍然由三次电流分布加以控制，它有利于使包括小深孔在内的基片整个表面上均匀淀积金属。
当将本发明应用在微粗糙表面上淀积金属时，借助应用连续地施加阴极和阳极脉冲的调制电场，能将一平面光滑表面的金属层淀积在上述表面上。施加比较短的阴极脉冲有利于在微粗糙表面的峰尖处或凸出部分两者以及上述表面的凹陷或凹进部分之上淀积金属。应由比较长的阳极脉冲后继比较短的阴极脉冲，这有利于优先地从微粗糙表面的峰尖处或凸出部分消除非均匀金属。更可取的是，上述比较长的阳极脉冲被频繁地散布于比较短的阴极脉冲之间，而且甚至可与短阴极脉冲交替。
还能够将本发明的方法应用到在表面上镶嵌处理的沟槽内金属导体的淀积，上述表面已经被加工得非常光滑，例如在制造超大规模集成电路(VLSI)半导体器件中。在上述应用中，比较短的阴极脉冲将有利于把金属均匀淀积到沟槽内以及在表面上。接着发生的比较长的阳极脉冲将有利于从平面表面溶解金属，同时有助于保留已被淀积在沟槽内的金属。结果，当沟槽的整个深度已被积满金属时，在晶片表面上金属层的深度将显著地小于沟槽中的深度。因此，为使芯片平面化和导体绝缘，必须从表面，例如，借助化学-机械抛光(CMP)除去的过量的金属，显著地少于不用调制换向电场而会淀积的过量金属。
也可将本发明的方法应用于淀积一层薄而平的金属层均匀地跨过一基片的表面，例如，直径至8英寸或更大的大型半导体晶片的表面。这类晶片一般一开始就抛光成非常光滑的表面，该表面的平整度的偏差数不超过几纳米等级。于是，在表面上淀积一层，例如，铜的导电金属，接着通过常规处理工艺对该金属层进行掩膜和浸蚀，以形成器件间的电连接。当完成通常的工序后，导电金属层的厚度为一微米等级，并可能会稍微薄些或稍微厚些，这取决于制作特定VLSI集成电路的工艺技术要求。在该项应用中，用调制换向电场作金属的淀积，也将有助于优先积满晶片表面上留下的任何微细凹陷。然而，更为重要的结果是，防止靠近晶片边缘处有过量厚度的非均匀层的淀积。在比较短的阴极脉冲周期淀积的任何过量金属，在较长的阳极脉冲周期被优先地提取掉。因此，本发明的方法有助于生产覆镀金属的半导体晶片，其中金属层均匀地跨过整个晶片，甚至到边缘处。本发明的方法也可应用于淀积薄而平的金属层均匀地跨过基片的表面，所述基片可用于像MEMS那样的其它显微技术的制造。
在图1中，说明在本发明的工艺方法中所用的矩形调制换向电场波形的示意性表示。上述波形主要包含由阳极(逆向)脉冲后继的阴极(正向)脉冲。卸荷周期或松弛周期可跟随在阴极和阳极脉冲之一或两者之后。熟悉本技术领域的人士将认识到，在本发明电解液处理的情况下电压和电流将是成比例的。因此，图1中的纵坐标可代表电流或电压。虽然实际上通常控制电压更为方便，但在本方法的技术公开中更简单明了地用电流流动来述及。此外，所述波形没有必要如图中说明那样一定是矩形的。阴极和阳极脉冲可以有任何的电压-时间(或电流-时间)曲线。在以下论述中为简便起见假定为矩形脉冲。在另一方面，熟悉本技术领域的人士将认识到，被选择作为脉冲串起始点的时间轴的点完全是任意的。阴极脉冲或阳极脉冲(或脉冲串中的任何点)都能够被考虑作为起始点。在论述中为简便起见引入用阴极初始脉冲的表示法。
图1中，将阴极峰值电流显示为I1而将阴极接通时间显示为t1。类似地，将阳极峰值电流显示为I2而将阳极接通时间显示为t2。松弛时间，或卸荷时间则用ta和tb予以表示。阴极接通时间，阳极接通时间，以及卸荷时间(如果呈现)的和数，是脉冲串的周期T(T＝t1+t2+ta+tb)，而脉冲串的周期的倒数(1/T)则是脉冲串的频率(f)。阴极接通持续时间对周期的比率(t1/T)是阴极工作循环(D1)，而阳极接通持续时间对周期的比率(t2/T)则是阳极工作循环(D2)。在阴极接通时间和阳极接通时间的电流密度，即，电极的每单位面积电流，分别通称为阴极峰值脉冲电流密度和阳极峰值脉冲电流密度。阴极电荷转移密度(Q1)是阴极电流密度和阴极接通时间的乘积(I1T1)，而阳极电荷转移密度(Q2)是阳极电流密度和阳极接通时间的乘积(I2T2)。平均电流密度(iave)是平均阴极电流密度(D1I1)减平均阳极电流密度(I2D2)。因此参数之间的关系可以用以下公式加以表示。
T = 1 f = t 1 + t 2 + t a + t b - - - ( 1 )
D 1 = t 1 T - - - ( 2 )
D 2 = t 2 T - - - ( 3 )
Q 1 Q 2 = i 1 t 1 I 2 t 2 - - - ( 4 )
iave＝iiD1-i2D2                             (5)
D1+D2＝1                                       (6)
按照本发明，阴极工作循环应当是相对地短，小于大约50％，同时阴极脉冲应当比较短以便有利于在基片表面的凹进(沟槽)和凸出(峰)部分两者之上金属的均匀淀积。最好是，阴极工作循环从大约30％到大约1％，更可取的是，从大约30％到大约15％而再进一步更为可取的是，从大约30％到大约20％。
相反地，阳极工作循环应当比较长，大于大约50％，同时阳极脉冲应当比较长为了有利于从基片表面的凹进和峰尖部分除去过量金属。最好是，阳极工作循环从大约60％到大约99％，更可取的是，从大约70％到大约85％而再进一步更为可取的是，从大约70％到大约80％。因为阳极工作循环比阴极工作循环更长，所以峰值阳极电压(和相应电流)将小于峰值阴极电压(和相应电流)。因此，阴极-对-阳极净电荷比率将大于1，为了在表面上提供金属的净淀积。尽管阳极除去过量金属会降低电镀处理的总效率，但是为高密度互连接所需要的对沟槽或盲孔的积填或均匀镀层，或在镶嵌处理的表面中积填沟槽内并避免在电镀晶片的边缘处过厚的镀层等的种种好处远多于补偿电镀效率方面的任何损失。
在本发明的方法中所用脉冲串频率的幅度可从大约10赫兹到大约12000赫兹，更可取的是，从大约100赫兹到大约10000赫兹，而再进一步更为可取的是，从大约100赫兹到大约6000赫兹。当在有效幅度，例如，从大约25微米到大约350微米范围内电镀较大深孔时，通常最好用较低的频率。上述频率幅度可以从大约100赫兹到大约3000赫兹，更可取的是从大约500赫兹到大约1500赫兹。较高的频率通常对电镀较小的深孔，例如，小于大约25微米更为有效。上述频率幅度可以从大约2500赫兹到大约12000赫兹，更可取的是从大约4000赫兹到大约10000赫兹。相应地，阴极和阳极脉冲宽度可从大约1.0微秒到大约100微秒之间变化。通常，随着特征尺寸减小或高宽比增大，宁可选用较高的频率和/或较低的阴极工作循环。在至少几个阴极脉冲之间引入一个阳极脉冲。然而，并不排除可以将二或多个阴极脉冲引入到一对阳极脉冲之间。特别是，可以由一个较长的阳极脉冲跟随多个非常短的阴极脉冲。因此，若干有规定脉冲宽度的阴极和阳极脉冲可以组成一个脉冲组，然后使之重复。一般，这种脉冲组会包括一或多个阴极脉冲和至少一个阳极脉冲。由上述多个脉冲组组成的脉冲串的周期可方便地定义为从一个阴极脉冲开始到下一个阴极脉冲开始的时间，所述下一个阴极脉冲同样地位于该脉冲串中。于是，可将脉冲串的频率定义为如上所述的周期的倒数。
必须对阴极和阳极脉冲的脉冲宽度、工作循环和所施加的电压进行调整，以便为整个处理提供阴极的，即，在基片工件上有金属的净淀积。因此，电荷比率通常将大于1。然而，因为阴极-阳极脉冲周期的电镀和除镀部分的相对电流效率，所以在某些情况下可能用略微小于1的电荷比率，例如，和0.90一样低或甚至更低，观察到金属的净淀积。专业人员将根据本发明的原理和技术的讲授使脉冲宽度、工作循环和频率适应特定的用途。
[由于HDI应用的波形说明，基本上与上述应用(VLSI)的波形说明类同，因而予以省略]
图3A-3F说明本发明的方法在半导体晶片的镶嵌处理的表面中积填沟槽的应用。
图3A示意地示出半导体晶片-绝缘层元件300的剖面图，在其表面上准备金属化以便提供导电线条。元件300包含半导体晶片302，在其表面304形成一层绝缘材料306，例如氧化硅。借助通用方法在绝缘层306中构成沟槽310。举例来说，可以将光刻胶涂到绝缘材料306的表面308上，然后，经曝光和显影并在表面308上形成光致抗蚀图形。接着使抗蚀图形的表面通过浸蚀而构成沟槽310，并除去剩余的光刻胶。
为了准备元件300得以淀积金属到沟槽310内，一般通过物理蒸汽沉积法(PVD)沉积一层非常薄的阻隔层(图中未示出)，以防止金属，例如，铜，渗透入半导体层302内。然后将一层薄导电层(图中未示出)，蒸镀到(例如，借助PVD)元件300的整个表面上，为电镀工序提供导电性。
然后将元件300浸入包含准备电镀的金属离子，例如，铜离子的电镀槽内。一反电极也被浸入电镀槽内，并将准备电镀的元件300和该反电极连接到电源上，该电源在元件和反电极之间提供调制换向电场。调制换向电场的第一个脉冲，一般施加来使得准备电镀的元件300成为阴极，即，相对于准备电镀元件它是一阴极脉冲。如图3B所示，上述阴极脉冲使金属薄层得以镀覆在元件300的表面上。因为上述阴极脉冲是比较短的，所以金属被比较均匀地淀积在元件300的表面上。然而，由于该脉冲是具有有限持续时间，将形成某些小厚度的扩散层，这可导致在所淀积的金属层中一些非均匀性。相应地，图3B示出在沟槽310的上边角314处淀积的一些过量金属320。熟悉本技术领域的人士将会理解到，由单一脉冲淀积的金属层是极薄的，有必要如图所示夸大地说明这些厚度，以便示出由调制电场和相应调制电流形成的金属淀积的倾向。
在上述阴极脉冲之后，阳极脉冲被加到元件300上。与阴极脉冲相比阳极脉冲是比较长的。因此，在阳极脉冲周期，有助于能斯特扩散层得以更充分地建立。从而，在阳极脉冲周期消除某些在阴极脉冲周期镀覆的金属。然而，因为阳极脉冲是具有较长的持续时间，除去金属的分布更贴近地类似由直流电解所产生的分布，即，优先地从基片的微小峰尖和凸形处除去金属。因此，可能在阴极脉冲持续期间已经淀积的过量金属320有被阳极脉冲除去的趋势。阳极脉冲也有助于从元件300的平面表面308除去金属，但是它趋向于从沟槽310的底部312和侧壁316除去较少的金属。图3C示意性说明在借助阳极脉冲除去过量金属以后元件300的外形。
因为阴极和阳极脉冲彼此接续，在元件300的平面表面308上和沟槽310的上转角314上减少金属淀积的情况下，金属趋向于优先地被淀积在沟槽内。图3D示意性说明在应用调制换向电场电镀处理进行某一时间以后淀积金属的分布。
图3E说明在已积满沟槽以后，元件300上镀覆金属的分布。上述沟槽已被积满固态金属，而在平面表面308上的镀覆金属层厚度却相对地要薄很多。
为了用绝缘材料层306给导体彼此间提供绝缘，借助任何通用方法，例如，化学机械抛光(CMP)，电抛光，或其它有效手段，来除去绝缘材料306平面表面308上的过量金属。图3F示意性示出已完成的元件的剖面图。
因此，本发明的工艺过程，当应用于半导体晶片的镶嵌处理的表面上时，是能够在借助镶嵌过程形成的沟槽和通孔中提供实心的无气孔的导电体，与此同时还能使在制作过程的后继工序中，在元件平面表面上必须予以除去的淀积金属数量减至最低限度。通过调整调制电场波形的参数，例如，阴极和阳极工作循环，电荷传送比和频率，专业人员能够产生金属化的镶嵌处理的的表面，其中借助本发明处理方法将半导体晶片表面部分金属化所淀积金属层的厚度，将不会大于沟槽中所淀积金属的深度。可取的是，上述表面层的厚度实际上将小于沟槽中所淀积金属的深度，例如，不大于沟槽中所淀积金属深度的80％。更可取的是，上述表面金属层的厚度将仅相当于沟槽中所淀积金属深度的大约50％，或20％，或甚至为10％或更小。
本发明的处理方法正如对某些制作过程所要求的，还能够将其应用在半导体晶片表面上淀积均匀的金属层。在图4A-4D中说明应用本发明处理方法的上述晶片。
图4A示意地说明半导体晶片的剖面图，该晶片已从半导体，例如，单晶硅切下。这种晶片一般是圆的而且是非常薄的。为了晶片表面的金属化，正如以上所述，在镶嵌处理的表面的情况下，例如，借助CVD淀积一层阻隔层(图中未示出)和一层非常薄的导电层(图中未示出)。
当在上述晶片的表面上淀积金属时，在晶片边缘处电流的不均匀分布导致在边缘处的过量金属淀积。上述过量的金属淀积使平面的晶片可能成为略微不平的，除非将其除去或防止其形成，不然的话就会干扰以后的制作生产过程。
为了避免在晶片400的边缘处过量金属淀积的问题，应用按照本发明的调制换向电场能够进行电镀，而不必依靠采用辅助电极(“限流阴极”)，在电镀槽中安置屏障，或其他类似的方法等。
图4B示出如图4A中用圆圈4B表明的，晶片400边缘经放大的剖面图。图中示意地示出金属层406，在比较短的第一阴极电流脉冲以后，晶片400的表面402上靠近其边缘404处，该金属层随着淀积有过大的厚度。如上所述就镶嵌处理的的表面而言，因为阴极脉冲具有有限的持续时间，所以正如由晶片400边缘404处淀积的过量金属408所示，在金属层的淀积中多半会形成某些非均匀性。
图4C示意地示出在后继比较长的持续时间的阳极脉冲以后，所淀积的金属层的外形。上述长的阳极脉冲将非均匀地并优先地从晶片表面高起的和/或凸出部分除去金属。因此，可能由阴极脉冲将已经淀积的过量金属408，往往会通过后继的阳极脉冲加以除去。
图4D示意地示出在电镀已经完成以后，晶片400边缘404处的电镀金属层406。上述电镀层406平滑地且以基本不变的厚度理想地延伸到晶片的边缘。此外，该电镀层406也将有助于积填晶片400表面402中任何的微细凹陷。
本发明的方法可与任何能够借助电镀技术淀积的金属一起应用。这样，铜，银，金，锌，铬，镍，以及关于它们的各种合金诸如像青铜，黄铜等，都可以借助本发明的处理方法被应用到微粗糙表面上。本发明在VLSI半导体器件等的制造中，以及在大直径半导体晶片上制备金属平面层中，在所生成的镶嵌处理的表面的沟槽和通孔中的积填应用方面是特别有用的。
本发明的处理方法所应用的电镀槽，可以适用于金属被镀覆的任何常规的电镀槽。就把铜电镀到半导体表面上而言，特别是当通过镶嵌处理制备微小导体时，最好在可能范围内避免像均化剂以及诸如此类的通用添加剂，以避免例如应用这类添加剂有可能夹杂入镀覆的导体中去的种种障碍。用以把铜电镀到微粗糙表面上的最佳电镀槽是一种加入大约40到80g/L硫酸铜的酸性硫酸铜液槽，硫酸对硫酸铜的摩尔比率大约为5∶1到大约8∶1，聚二乙醇大约5％和氯化物离子大约30ppm到60ppm。在阴极工作循环为大约20％，阳极工作循环大约为75％，以及阴极/阳极电荷传送比为5或更小的情况下，脉冲串频率大约为1000赫兹，看来会给出优良的效果。
图5中示意地说明将用本发明方法制备的积填深孔和通孔，应用到多芯片模块中高密度互连接的情况。图中示意地示出具有所例示的许多连接焊点504之一的集成电路芯片502，被承托在一常规的底座上，例如，陶瓷底座506。将电介质层508淀积在芯片502的上部表面上。在电介质层508中用常规处理方法，例如，用激光消融法构成小孔或通孔510。为了对电镀工序提供一导电基片，用常规的技术，例如，喷镀，物理蒸汽沉积法，或化学汽相沉积法，将一层非常薄的金属层，例如，铜(图中未示出)淀积在电介质层508的整个上部表面512上。然后，将上述组合件与反电极一起，浸入供镀铜或其它有待淀积在电介质层508上的金属的通用电镀槽内。把调制换向电场施加在电极上，上述调制换向电场如上所述，有一相对于基片电介质层提供比较短的阴极脉冲和比较长的阳极脉冲的波形。由调制换向电场产生的电流导致从电镀槽把金属淀积在电介质的表面上，从而在电介质508的表面512上和通孔510内构成连续的金属层514。按照本发明具有某一波形的调制换向电场，有助于通孔510中金属的有利淀积，由此确保在通孔510中金属良好镀覆的同时，又能避免电介质层508的上部表面512上金属的过量淀积。电镀过程连续进行直到金属，例如，铜，已达到适合于为半导体芯片之间提供高密度互连接的某一厚度为止。如果只进行比较短时间的镀覆，则金属层将仿照表面和通孔的内壁及底部的外形，从而如图上516处所示形成一保形通孔。如果进行较长持续时间的镀覆，则通孔能够完全被积满金属而形成一实心或触头(stud)的孔，如图上518处所示，该孔能够形成其后在互连接层中构成的叠式通孔的底座。在图5中为了便于说明起见，既示出保形通孔又示出触头孔，虽然通常在给定的电镀工序中将仅形成一种类型。
因为本发明的处理方法通过在单一电镀工序中允许方便地制备实心或触头孔，所以这在具有多个互连接层的多芯片模块中，制备叠式通孔的情况下是很有用的。在图5B中示意地说明上述的模块，其中已经将第二电介质层520淀积在图5A的模块上，而且已经将第二金属层522电镀在电介质层520上部表面524上。图5B的模块说明直接定位在第一电介质层508中的实心孔518之上的通孔526，以便给电介质层520的表面或其后淀积的互连接层提供直接的互连接。
在下列实例中说明本发明的方法是积填在基片表面中深孔的应用。在下列实例中应用几种不同波形的电场，将铜镀覆在表面上有小深孔的黄铜基片上。导电基片是通过切割大约19mm(0.75英寸)方形黄铜样片而制备成的，在该基片中应用小麻花钻钻出一或多个圆截面为大约102微米的深孔。上述小孔钻到大约150-200微米深，提供高宽比大约为1.5∶1到2∶1的深孔。
将样片水平地安装在浸入电镀槽中的旋转电极的下端。该反电极是一紫铜板。
电镀槽包含一种水溶液，该水溶液包含55g/L硫酸铜，按重量为9％的硫酸，50份每百万分(ppm)的氯化物离子，以及按重量为5％的常用聚乙二醇载体化合物。
应用若干现有技术的不同电场状态，以及本发明的调制换向电场进行上述电淀积。
                         实例1
该实例说明应用直流在有小深孔的黄铜基片上铜的电淀积法。
应用直流、以电流密度为35mA/cm2持续4个小时的情况下，把铜淀积在具有直径大约为102微米钻孔的黄铜样片上。然后通过上述孔对该样片取剖面，以揭示在样片表面上和在深孔内铜镀层的剖面。图6中示出在直流状态下电镀的显微照相。很明显在深孔中淀积比较少量的铜。在表面上的镀层显著地比在深孔内的镀层要厚得多，而且在深孔的上转角处不均匀的分布已形成越过深孔口的桥，并在深孔之内有相当的体积是缺少淀积铜的。显然这样的铜镀层分布并不能在表面上导电铜层与深孔的底面之间提供可靠的互连接。
                        实例2
该实例说明应用由调制电场提供的脉冲电流在有小深孔的黄铜基片上铜的电淀积法。
应用脉冲电流把铜淀积在具有直径大约为102微米钻孔的黄铜样片上。该脉冲电流包含由无电流的时间间隔分开的阴极脉冲。脉冲串的周期(T)为0.293ms(频率3413Hz)，而阴极脉冲的持续时间为0.043ms，给定的阴极工作循环Dc为14.7％。平均电流Iave为35mA/cm2而峰值电流密度则为242mA/cm2。上述电镀持续进行时间为4个小时。
然后如同实例1中那样对该样片取剖面并照相。图7中示出在脉冲电流状态下电镀的显微照相。虽然脉冲电流电镀比直流电镀在深孔内淀积更多的铜，但是在深孔内的淀积包含大量的气孔，而且在样片表面上淀积的厚度是比较厚的。这样的铜镀层的分布，对于在表面上导电铜层与深孔的底面之间提供可靠的低电阻互连接是不合乎需要的。
                   实例3(对比实施例)
该实例说明应用具有比较低的频率、有比较长的阴极工作循环和比较短的阳极工作循环的调制换向电场，在有小深孔的黄铜基片上铜的电淀积法。这样一种波形代表上述调制换向电场，它曾被用于一些处理方法中用以在印制电路板中镀通孔。
应用调制换向电场，在具有直径大约为102微米钻孔的黄铜样片上淀积铜。波形包含交替的阴极和阳极脉冲。脉冲串的周期T为10.2ms(频率98.13Hz)，阴极接通时间tc为9.2ms而阳极接通时间为1ms，最后得到阴极工作循环Dc为90.2％而阳极工作循环为9.8％。阴极电流对阳极电流的比率(Ic/Ia)为0.5，以及阴极电荷传送对阳极电荷传送的比率Qc/Qa为5。平均电流密度为32.3mA/cm2(30A/ft2)。电镀持续进行时间为3个小时。
然后如同实例1中那样对该样片取剖面并照相。图8中示出用上述波形完成电镀的显微照相。有长阴极工作循环和短阳极工作循环的调制换向电场产生一种铜淀积，它被限制几乎仅仅淀积在表面的范围内。在深孔中淀积极少的铜，深孔内留下大量气孔，而且在深孔的下部侧边和底面只有少量或几乎没有铜的淀积。
显然这样的铜镀层分布并不能在表面上的导电铜层与深孔的底面之间提供可靠的互连接。
                  实例4(对比实施例)
该实例说明以比实例3更高的频率、应用有比较长的阴极工作循环和比较短的阳极工作循环的调制换向电场，在有小深孔的黄铜基片上铜的电淀积法。这样一种波形代表上述调制换向电场，它曾被用于一些处理方法中用以在印制电路板中镀通孔，但是频率显著地高于在常规调制换向电场的电镀方法中所用的频率。
应用调制换向电场，在具有直径大约为102微米钻孔的黄铜样片上淀积铜。波形包含交替的阴极和阳极脉冲。脉冲串的周期T为0.382ms(频率2617Hz)，阴极接通时间tc为0.054ms而阳极接通时间为0.054ms，最后得到阴极工作循环Dc为86％而阳极工作循环Da为14％。阴极电流对阳极电流的比率(Ic/Ia)为0.5，以及阴极电荷传送对阳极电荷传送的比率Qc/Qa为3。平均电流密度为32.3mA/cm2(30A/ft2)。电镀持续进行时间为3个小时。
然后如同实例1中那样对该样片取剖面并照相。图9中示出用上述波形完成电镀的显微照相。有长阴极工作循环和短阳极工作循环的高频率调制换向电场产生一种铜淀积，它比由非常类似的低频率波形所产生的淀积好。然而，在深孔的下面部分中铜淀积的厚度，显著地比样片表面上的淀积要薄得多，而且在深孔的进口处镀层是不均匀的。
尽管该实例的铜淀积在样片的表面之上和深孔内示出一层连续的铜薄膜，但该薄膜在样片的表面呈现过量的厚度，而且在深孔进口处不均匀的镀层启示在空腔内截集杂质的可能性。
                         实例5和6
该实例说明应用按照本发明的调制换向电场，在有小深孔的黄铜基片上铜的电淀积法。上述波形呈现比较短的阴极工作循环和比较长的阳极工作循环。
应用调制换向电场，在具有直径大约为102微米钻孔的黄铜样片上淀积铜。波形包含交替的阴极和阳极脉冲。脉冲串的周期T为0.293ms(频率3413Hz)，阴极接通时间tc为0.043ms而阳极接通时间为0.25ms，最后得到阴极工作循环Dc为14.7％而阳极工作循环Da为85.3％。峰值阴极电流密度Icpk为277mA/cm2，而峰值阳极电流密度Iapk为42mA/cm2，最后得到阴极电荷传送对阳极电荷传送的比率Qc/Qa为1.2。平均电流密度为15mA/cm2(13.9A/ft2)。在实例5中，电镀持续进行时间为2个小时；在实例6中电镀持续进行时间为4个小时。
然后如同实例1中那样对该样片取剖面并照相。在图10中示出实例5电镀的显微照相；在图11中示出实例6电镀的显微照相。
在实例5(2小时电镀)中，铜淀积在样片的表面及深孔的侧面和底面之上是比较均匀的。显然，这样的电淀积铜层用以在固定于深孔底部的器件与基片表面上的导电条之间提供可靠的电连接是适合的。
在实例6(4小时电镀)中，铜淀积在样片的表面上仍是比较薄的。然而，整个深孔已被积满电镀铜。因此，本发明的处理方法能够形成积满铜的(触头孔)通孔或盲孔，而却能避免在基片的表面上铜的过量淀积。
         实例7-11(其中实施例8、11为对比实施例)
该实例说明借助本发明处理方法的半导体基片的金属化。
由硅晶片通过应用常规掩膜和浸蚀工艺过程在表面内浸蚀沟槽来制备试验样片。该样片为19mm×19mm，在样片的中心有配置沟槽的6.35mm×6.35mm区。不同宽度的沟槽规定从大约0.25微米到大约1.0微米。样片备置一层喷镀200埃/1000埃Ti/Cu或Cr/Cu的常规导电晶种层。将样片放入电镀槽中连接在作为阴极的旋转圆盘电极(RDE)上。一反电极被提供作为阳极。
应用具有下列配方的两种稍微不同的电镀槽：
槽1：60-65g/l CuSO4·5H2O；50-60份每百万分(ppm)的Cl-；350ppm聚乙二醇(PEG)(平均分子量为200)。
槽2：60-65g/l CuSO4·5H2O；50-60份每百万分(ppm)的Cl-；350ppm聚乙二醇(PEG)(平均分子量为200和1450的混合物)。
使上述RDE按400或800每分钟转数(rpm)的速度旋转。
应用两种不同的电荷调制电场波形：
波形1：4000-5000Hz，阴极工作循环22％(阴极接通时间(tc)44-55微秒)，阳极工作循环78％(阳极接通时间(ta)156-195微秒)，平均阴极电流密度(icDc)大约30每平方英尺安培(ASF)。
波形2：9000Hz，阴极工作循环40-45％(阴极接通时间(tc)44-61微秒)，阳极工作循环55-60％(阳极接通时间(ta)61-67微秒)，平均阴极电流密度(icDc)大约30每平方英尺安培(ASF)。
如下所表明的，电镀持续进行时间的幅度从210到300秒。
在下面表2中概括了各种试验条件。
                            表2
实例 沟槽宽 电镀 旋转速度 波形 时间 阴极峰值电流 阳极峰值电流 施加电荷比
序号 (μ)   槽号  (rpm)        (秒)    (mA)         (mA)       Qc/Qa
7    0.25    1     400     1    300    425           100        1.2
8    0.25    2     400     1    240    420           125        0.95
9    0.25&   1     400     2    240    250           125        1.3
     1.0
10   0.25    2     400     2    210    250           150-175    1.11
11   0.25    2     800     2    210    250           175        0.95
借助聚焦离子束(FIB)显露电镀晶片中沟槽的剖面，并用扫描电子显微镜(SEM)制作显微照相。
图12示出实例7电镀沟槽的剖面。图中高宽比大约为2的沟槽被完全积满，而且表面淀积的厚度不大于沟槽的深度。
图13示出实例8电镀沟槽的剖面。图中高宽比大约为2的沟槽被保形地镀覆以薄的表面淀积。
图14示出实例9电镀沟槽的剖面。沟槽的宽度为0.25微米和1微米而深度大约为0.6-0.7微米，在表面电镀厚度显著地小于沟槽深度的情况下，沟槽被完全积满。
图15示出实例10电镀沟槽的剖面。表面电镀具有适度厚度。
图16示出实例11电镀沟槽的剖面。沟槽有一保形镀层同时表面电镀是薄的。
                         实例12
该实例说明宽度大约为10微米的沟槽的积填。
用硅晶片制造的试验样片是以实例7-11的形式制备的，它们有V-形的沟槽，沟槽顶部宽大约为10微米，深度大约为5微米。上述样片在类似于实例7-11所用的装置中进行电镀，在与实例7相似的槽中持续电镀38分钟时间，应用脉冲换向电场，其频率大约为3500Hz，具有在大约2950Hz和大约4969Hz之间的变化范围，阴极工作循环大约为14.7％-16.7％，阳极工作循环大约为85.3％-83.3％，阴极接通时间大约为0.044-0.058ms，电荷比大约为1.16，阴极峰值电流大约为480mA，阳极峰值电流大约为80mA，以及平均电流大约为11mA。图17示出上述电镀沟槽的剖面。这些沟槽被完全积满，而且表面镀层比沟槽的深度要薄很多。
本发明现已充分地加以说明，应予理解的是，可按其它特定形式或变型进行实施而不脱离本发明的实质或重要特征。因此，上述各实施例在各个方面都应考虑是作为举例方式而并非限制性的，本发明的范围由所附权利要求书予以表明而不是前面的说明，在权利要求书等同的意义和范围之内的全部变化都打算包含在其内。

Claims (33)

1.一种用以把连续的金属层淀积在表面中有小深孔的基片上的方法，其特征在于它包含：
把有一般光滑的表面其中带有小深孔的导电基片浸入含有准备淀积在所述表面上的金属离子的电镀槽内，
把一反电极浸入所述电镀槽内，
在所述电极之间通过电流，
其中
所述深孔至少有一个横向尺寸不大于350微米；
所述电流是调制换向电流，它包含相对于所述基片的阴极脉冲和相对于所述基片的阳极脉冲，
所述阴极脉冲有小于50％的工作循环而所述阳极脉冲则有大于50％的工作循环，
所述阴极脉冲对所述阳极脉冲的电荷传送比为大于1，以及
所述脉冲的频率范围从2617赫兹到9000赫兹。
2.按照权利要求1所述的方法，其特征在于其中将无电流的时间间隔置于所述阴极脉冲和随后的阳极脉冲之间。
3.按照权利要求1所述的方法，其特征在于其中将无电流的时间间隔置于所述阳极脉冲和随后的阴极脉冲之间。
4.按照权利要求1所述的方法，其特征在于其中将无电流的时间间隔置于所述阴极脉冲和随后的阳极脉冲之间，并置于所述阳极脉冲和随后的阴极脉冲之间。
5.按照权利要求1所述的方法，其特征在于其中所述阴极脉冲和所述阳极脉冲相互接续，不用介入无电流的时间间隔。
6.按照权利要求1所述的方法，其特征在于其中所述阴极脉冲有从30％到1％的工作循环。
7.按照权利要求1所述的方法，其特征在于其中所述阴极脉冲有从30％到15％的工作循环。
8.按照权利要求1所述的方法，其特征在于其中所述阴极脉冲有从30％到20％的工作循环。
9.按照权利要求1所述的方法，其特征在于其中所述阳极脉冲有从60％到99％的工作循环。
10.按照权利要求1所述的方法，其特征在于其中所述阳极脉冲有从70％到85％的工作循环。
11.按照权利要求1所述的方法，其特征在于其中所述阳极脉冲有从70％到80％的工作循环。
12.按照权利要求1所述的方法，其特征在于其中所述金属是选自铜，银，金，锌，铬，镍，青铜，黄铜及其合金。
13.按照权利要求1所述的方法，其特征在于其中将大体均匀厚度的金属层淀积在所述表面上和所述深孔之内。
14.按照权利要求1所述的方法，其特征在于其中淀积在所述深孔之内的金属层厚度大于淀积在所述表面上金属层的厚度。
15.按照权利要求1所述的方法，其特征在于其中所述深孔被厚实地积满金属。
16.按照权利要求1所述的方法，其特征在于其中所述深孔至少有一个横向尺寸是从5微米到350微米。
17.按照权利要求1所述的方法，其特征在于其中所述深孔的至少一个横向尺寸是从10微米到250微米。
18.按照权利要求1所述的方法，其特征在于其中所述深孔的至少一个横向尺寸是从25微米到250微米。
19.按照权利要求1所述的方法，其特征在于其中所述深孔的至少一个横向尺寸是从50微米到150微米。
20.按照权利要求1所述的方法，其特征在于其中所述基片有一微粗糙的表面。
21.按照权利要求1所述的方法，其特征在于其中所述基片是一半导体晶片。
22.按照权利要求21所述的方法，其特征在于其中所述半导体晶片至少有一个在其表面上形成的深孔，所述深孔至少有一个横向尺寸不大于5微米。
23.按照权利要求22所述的方法，其特征在于其中所述深孔至少有一个横向尺寸不大于1微米。
24.一种权利要求1的方法制成的具有一表面的基片，在所述表面中有小的深孔，其特征在于所述基片有一层金属淀积在所述深孔内和所述表面上。
25.按照权利要求24所述的基片，其特征在于其中在所述表面上和所述深孔的内表面上的所述金属层实质上具有均匀的厚度。
26.按照权利要求24所述的基片，其特征在于其中所述深孔被填满金属。
27.一种有权利要求1的方法制成的第一互连接层和第二互连接层的多层高密度互连接结构，所述第一互连接层有完全积满金属的第一通孔，而所述第二互连接层有直接定位于所述第一通孔之上的通孔。
28.一种权利要求1的处理方法制成的具有微粗糙表面的半导体晶片，包含表面区和在其中构成的沟槽，其特征在于所述微粗糙表面有一淀积在所述沟槽内和在所述表面区上的金属层。
29.按照权利要求28所述的半导体晶片，其特征在于其中在所述表面区上的所述金属层有不大于所述沟槽深度的厚度。
30.按照权利要求28所述的半导体晶片，其特征在于其中在所述表面区上的所述金属层有显著地小于所述沟槽深度的厚度。
31.按照权利要求28所述的半导体晶片，其特征在于其中在所述表面区上的所述金属层有不大于所述沟槽深度的50％的厚度。
32.按照权利要求28所述的半导体晶片，其特征在于其中在所述表面区上的所述金属层有不大于所述沟槽深度的20％的厚度。
33.按照权利要求28所述的半导体晶片，其特征在于其中在所述表面区上的所述金属层有不大于所述沟槽深度的10％的厚度。
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6878259B2 (en) * 1998-10-14 2005-04-12 Faraday Technology Marketing Group, Llc Pulse reverse electrodeposition for metallization and planarization of semiconductor substrates
US6534116B2 (en) * 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US6582578B1 (en) 1999-04-08 2003-06-24 Applied Materials, Inc. Method and associated apparatus for tilting a substrate upon entry for metal deposition
US6913680B1 (en) * 2000-05-02 2005-07-05 Applied Materials, Inc. Method of application of electrical biasing to enhance metal deposition
JP2004513221A (ja) 2000-05-23 2004-04-30 アプライド　マテリアルズ　インコーポレイテッド 銅シード層の異常を克服し表面形状サイズ及びアスペクト比を調整する方法と装置
US6921551B2 (en) 2000-08-10 2005-07-26 Asm Nutool, Inc. Plating method and apparatus for controlling deposition on predetermined portions of a workpiece
US6858121B2 (en) 2000-08-10 2005-02-22 Nutool, Inc. Method and apparatus for filling low aspect ratio cavities with conductive material at high rate
US7119008B2 (en) * 2000-09-18 2006-10-10 Acm Research, Inc. Integrating metal layers with ultra low-K dielectrics
EP1470268A2 (en) * 2000-10-03 2004-10-27 Applied Materials, Inc. Method and associated apparatus for tilting a substrate upon entry for metal deposition
GB0024294D0 (en) * 2000-10-04 2000-11-15 Univ Cambridge Tech Solid state embossing of polymer devices
JP4364420B2 (ja) * 2000-10-31 2009-11-18 エスアイアイ・ナノテクノロジー株式会社 垂直エッジのサブミクロン貫通孔を形成する方法
US20040170753A1 (en) * 2000-12-18 2004-09-02 Basol Bulent M. Electrochemical mechanical processing using low temperature process environment
US7172497B2 (en) * 2001-01-05 2007-02-06 Asm Nutool, Inc. Fabrication of semiconductor interconnect structures
AU2002248343A1 (en) * 2001-01-12 2002-08-19 University Of Rochester Methods and systems for electro-or electroless-plating of metal in high-aspect ratio features
IL141118A0 (en) * 2001-01-25 2002-02-10 Cerel Ceramics Technologies Lt A method for the implementation of electronic components in via-holes of a multi-layer multi-chip module
US20020139684A1 (en) * 2001-04-02 2002-10-03 Mitsubishi Denki Kabushiki Kaisha Plating system, plating method, method of manufacturing semiconductor device using the same, and method of manufacturing printed board using the same
US6736953B1 (en) * 2001-09-28 2004-05-18 Lsi Logic Corporation High frequency electrochemical deposition
US7426067B1 (en) 2001-12-17 2008-09-16 Regents Of The University Of Colorado Atomic layer deposition on micro-mechanical devices
US20030168344A1 (en) * 2002-03-08 2003-09-11 Applied Materials, Inc. Selective metal deposition for electrochemical plating
AU2003230847A1 (en) * 2002-04-09 2003-10-27 Rensselaer Polytechnic Institute Electrochemical planarization of metal feature surfaces
US20030201170A1 (en) * 2002-04-24 2003-10-30 Applied Materials, Inc. Apparatus and method for electropolishing a substrate in an electroplating cell
US6911136B2 (en) * 2002-04-29 2005-06-28 Applied Materials, Inc. Method for regulating the electrical power applied to a substrate during an immersion process
US20030201185A1 (en) * 2002-04-29 2003-10-30 Applied Materials, Inc. In-situ pre-clean for electroplating process
DE10223957B4 (de) * 2002-05-31 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Ein verbessertes Verfahren zum Elektroplattieren von Kupfer auf einer strukturierten dielektrischen Schicht
US7022216B2 (en) * 2002-06-12 2006-04-04 Faraday Technology Marketing Group, Llc Electrolytic etching of metal layers
US7084509B2 (en) 2002-10-03 2006-08-01 International Business Machines Corporation Electronic package with filled blinds vias
US7553686B2 (en) * 2002-12-17 2009-06-30 The Regents Of The University Of Colorado, A Body Corporate Al2O3 atomic layer deposition to enhance the deposition of hydrophobic or hydrophilic coatings on micro-electromechanical devices
US20040206628A1 (en) * 2003-04-18 2004-10-21 Applied Materials, Inc. Electrical bias during wafer exit from electrolyte bath
US7268075B2 (en) * 2003-05-16 2007-09-11 Intel Corporation Method to reduce the copper line roughness for increased electrical conductivity of narrow interconnects (<100nm)
US20050095854A1 (en) * 2003-10-31 2005-05-05 Uzoh Cyprian E. Methods for depositing high yield and low defect density conductive films in damascene structures
US20050145506A1 (en) * 2003-12-29 2005-07-07 Taylor E. J. Electrochemical etching of circuitry for high density interconnect electronic modules
US20060207888A1 (en) * 2003-12-29 2006-09-21 Taylor E J Electrochemical etching of circuitry for high density interconnect electronic modules
US7947161B2 (en) * 2004-03-19 2011-05-24 Faraday Technology, Inc. Method of operating an electroplating cell with hydrodynamics facilitating more uniform deposition on a workpiece with through holes
US7553401B2 (en) * 2004-03-19 2009-06-30 Faraday Technology, Inc. Electroplating cell with hydrodynamics facilitating more uniform deposition across a workpiece during plating
US7586097B2 (en) 2006-01-05 2009-09-08 Virgin Islands Microsystems, Inc. Switching micro-resonant structures using at least one director
US7626179B2 (en) * 2005-09-30 2009-12-01 Virgin Island Microsystems, Inc. Electron beam induced resonance
US7791290B2 (en) 2005-09-30 2010-09-07 Virgin Islands Microsystems, Inc. Ultra-small resonating charged particle beam modulator
CN101027431B (zh) * 2004-09-24 2011-04-13 揖斐电株式会社 电镀方法及电镀装置
US20060183321A1 (en) * 2004-09-27 2006-08-17 Basol Bulent M Method for reduction of gap fill defects
JP2006131926A (ja) * 2004-11-02 2006-05-25 Sharp Corp 微細孔に対するメッキ方法、及びこれを用いた金バンプ形成方法と半導体装置の製造方法、並びに半導体装置
US7550070B2 (en) * 2006-02-03 2009-06-23 Novellus Systems, Inc. Electrode and pad assembly for processing conductive layers
EP1839695A1 (en) * 2006-03-31 2007-10-03 Debiotech S.A. Medical liquid injection device
US7876793B2 (en) 2006-04-26 2011-01-25 Virgin Islands Microsystems, Inc. Micro free electron laser (FEL)
US8188431B2 (en) 2006-05-05 2012-05-29 Jonathan Gorrell Integration of vacuum microelectronic device with integrated circuit
US7986113B2 (en) 2006-05-05 2011-07-26 Virgin Islands Microsystems, Inc. Selectable frequency light emitter
US7728702B2 (en) 2006-05-05 2010-06-01 Virgin Islands Microsystems, Inc. Shielding of integrated circuit package with high-permeability magnetic material
US7728397B2 (en) 2006-05-05 2010-06-01 Virgin Islands Microsystems, Inc. Coupled nano-resonating energy emitting structures
US7732786B2 (en) 2006-05-05 2010-06-08 Virgin Islands Microsystems, Inc. Coupling energy in a plasmon wave to an electron beam
US8500985B2 (en) 2006-07-21 2013-08-06 Novellus Systems, Inc. Photoresist-free metal deposition
US7732329B2 (en) * 2006-08-30 2010-06-08 Ipgrip, Llc Method and apparatus for workpiece surface modification for selective material deposition
US7990336B2 (en) 2007-06-19 2011-08-02 Virgin Islands Microsystems, Inc. Microwave coupled excitation of solid state resonant arrays
US20090065365A1 (en) * 2007-09-11 2009-03-12 Asm Nutool, Inc. Method and apparatus for copper electroplating
US8298384B2 (en) * 2008-01-31 2012-10-30 Century Plating Co. Method and apparatus for plating metal parts
CN102054759B (zh) * 2009-11-10 2015-10-14 中芯国际集成电路制造(上海)有限公司 铜互连结构的形成方法
US8919319B2 (en) * 2010-03-19 2014-12-30 Honda Motor Co., Ltd. Piston for internal combustion engine
US8575028B2 (en) 2011-04-15 2013-11-05 Novellus Systems, Inc. Method and apparatus for filling interconnect structures
US20150053565A1 (en) * 2013-08-26 2015-02-26 Lam Research Corporation Bottom-up fill in damascene features
CN103484908B (zh) * 2013-09-29 2016-09-21 华进半导体封装先导技术研发中心有限公司 Tsv电化学沉积铜方法
CN103668370A (zh) * 2013-12-19 2014-03-26 潮州市连思科技发展有限公司 一种光盘脉冲电镀方法
CN106486415B (zh) * 2015-09-01 2020-03-31 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
EP3485068A4 (en) 2016-07-13 2020-04-22 Iontra LLC ELECTROCHEMICAL PROCESSES, DEVICES AND COMPOSITIONS
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
US10684522B2 (en) 2017-12-07 2020-06-16 Faraday Technology, Inc. Electrochemical mirror system and method
US11411258B2 (en) 2018-09-05 2022-08-09 Faraday Technology, Inc. Pulse reverse current high rate electrodeposition and charging while mitigating the adverse effects of dendrite formation
US11746433B2 (en) 2019-11-05 2023-09-05 Macdermid Enthone Inc. Single step electrolytic method of filling through holes in printed circuit boards and other substrates
US11203816B1 (en) * 2020-10-23 2021-12-21 Applied Materials, Inc. Electroplating seed layer buildup and repair

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666567A (en) * 1981-07-31 1987-05-19 The Boeing Company Automated alternating polarity pulse electrolytic processing of electrically conductive substances
JPH06176926A (ja) * 1992-12-02 1994-06-24 Matsushita Electric Ind Co Ltd 組成変調軟磁性膜およびその製造方法
US5972192A (en) * 1997-07-23 1999-10-26 Advanced Micro Devices, Inc. Pulse electroplating copper or copper alloys

Also Published As

Publication number Publication date
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